电子行业深度分析报告:光电共封走向量产,封装测试成为关键环节(附下载)

AI 集群扩张推动光互联由可插拔向CPO 演进。AI 训练和推理由单机向大规模分布式计算演进，持续推升网络带宽需求：Meta 训练集群规模在不到两年内由4 千颗GPU 扩大至2.4 万颗，并进一步提升至12.9 万颗。网络侧，Switch ASIC 与SerDes 同步升级：Broadcom Tomahawk 交换容量由TH4 的25.6Tbps 向51.2Tbps 及102.4Tbps 提升，SerDes 单通道速率由50G、100G 升级至200G。随着速率提升，传统可插拔方案中ASIC 至前面板的长距离电连接面临更高损耗和功耗压力，光互联因此沿可插拔、LPO/LRO、OBO、NPO向CPO 演进，推动光电转换位置持续向Switch ASIC 靠近。CPO 重构价值链，封装、耦合和测试成为关键增量。CPO 将PIC、EIC组成的光引擎与Switch ASIC 共同集成，传统独立光模块中的外壳、PCB、前面板高速连接器及部分DSP 价值有所弱化或转移，而光电异构集成、FAU 高精度耦合和多阶段测试价值提升。规模量产的难点进一步转向良率和一致性控制：以32 颗光引擎集成为例，若光引擎良率相互独立，即使单颗良率达到99%，全部合格的理论概率也不到73%；imec 实验显示，光纤耦合横向偏差超过1μm 即可能造成部分光耦合器失效。同时，CPO 测试由传统模块成品测试扩展至晶圆/裸Die KGD、光引擎及完整CPO 系统，封装、耦合、光电测试成为CPO 量产的重要价值增量。CPO 进入量产导入期，封装测试市场空间加速打开。当前Switch 端CPO率先实现产业化突破，Broadcom TH5-Bailly 成为业内首个进入量产阶段的CPO 方案，NVIDIA Quantum-X Photonics 已进入实际AI 集群部署，Spectrum-X Photonics 亦于2026 年进入生产。根据天孚通信港股招股书援引的弗若斯特沙利文数据，全球CPO 市场规模预计由2025 年的约1 亿美元增长至2030 年的286 亿美元，CAGR 约218.7%。Yole 预计全球光子封装市场由2025 年的45 亿美元增至2031 年的144 亿美元，其中CPO 相关光子封装市场约50 亿美元；Teradyne 预计CPO 测试设备市场由2026 年的约1 亿美元增至2028 年的3~7 亿美元，长期有望超过10 亿美元。随着头部平台进入量产，封装、自动耦合及光电测试需求有望加速兑现。

1 需求端：CPO带来封装测试升级

1.1 AI 集群推动高速互联升级

随着AI需求的增长和技术的升级，AI计算集群的规模也在不断扩大，同时推动网络带宽需求、交换芯片容量和高速SerDes速率持续升级，而电互连逐渐成为限制网络继续扩展的重要瓶颈。

1.1.1 AI 集群扩张推动高速网络需求提升大模型计算从单机计算逐步向大规模分布式计算演进： ➢ 首先，单一集群内的GPU数量持续增长。Meta披露，其基于Ethernet/RoCE 构建的训练集群在不到两年内先后由4千颗GPU扩大至2.4万颗GPU，并进一步扩大至12.9万颗GPU；根据NVIDIA（英伟达），xAI于2024年建设的Colossus 将单集群规模提升至10万颗Hopper GPU，并计划进一步将规模扩大一倍，总共达到20万颗Hopper GPU的处理能力。 ➢ 其次，AI集群的物理范围也开始突破单一数据中心。Meta在2026年披露，其Prometheus 1GW 级AI集群横跨多个传统数据中心建筑，需要利用后端聚合网络（BAG）将不同数据中心内的GPU资源连接起来。随着AI集群向十万卡、甚至百万卡演进，需要高速网络将越来越多的GPU连接成一个协同工作的计算系统。

分布式计算需要 GPU 在训练和推理过程中持续进行大规模数据交换。数据并行需要不同GPU在完成局部计算后同步梯度，模型并行需要位于不同GPU上的模型分片交换中间结果，MoE等架构还会产生不同专家之间的All-to-All 通信，因此计算与通信贯穿整个模型运行过程。根据NVIDIA，其集合通信库向GPU间通信提供All-Reduce、All-Gather、Reduce-Scatter 和 All-to-All 等集合通信原语；其中，All-Reduce 需要将所有参与GPU的数据完成归约后将结果同步至各GPU，而 All-to-All 则要求各计算节点分别与其他节点进行数据交换。GPU规模越大、模型并行方式越复杂，需要跨GPU传输的数据量和通信频率也越高。

AI 集群扩展包含Scale-up 与 Scale-out 两个方向。Scale-up 需要在相对紧密的计算域内连接大量XPU，以尽可能少的网络Hop完成高速、低时延通信；Scale-out 则需要进一步将大量Scale-up计算域连接起来，使整个训练任务能够扩展到数万乃至十万颗以上加速器。Broadcom（博通）披露，其Tomahawk 6交换芯片在Scale up 场景下单颗交换芯片可以连接512颗XPU，实现Single-hop All-to-All互联；在 Scale-out 场景下，则可以利用两级交换网络连接12.8万颗XPU。同时，Broadcom 也指出，Scale-out 网络减少交换层级可以降低数据需要经过的网络Hop数，从而降低延迟，同时减少光连接数量，并简化负载均衡和拥塞控制。因此，AI网络升级不仅要求单条链路更快，也要求交换芯片能够连接更多节点，通过更扁平的网络拓扑降低大规模集群的通信开销。

1.1.2 Switch ASIC 升级推动 SerDes 速率提升

AI 网络流量增长推动Switch ASIC交换容量持续提升。Switch ASIC主要负责交换机内部的数据接收、转发和输出，当服务器端口由400G升级至800G和1.6T 后，如果希望维持相近的端口数量，单颗Switch ASIC 所需承担的总交换容量也必须同步提升。根据Broadcom的产品路线，其Tomahawk 4产品于2019年实现 25.6Tbps 交换容量，可支持 64×400GbE；Tomahawk 5 于 2022 年进一步达到 51.2Tbps 并支持 64×800GbE；Tomahawk 6 于 2025 年再次翻倍至 102.4Tbps。 NVIDIA Spectrum 系列交换芯片交换容量同样不断升级：Spectrum-3到Spectrum 6 交换容量从12.8Tbps提升至102.4Tbps。

Switch ASIC 带宽升级依赖 SerDes 单通道速率同步提高。SerDes 的全称是 Serializer / Deserializer，即串行器/解串器，通常位于 Switch ASIC 芯片的 I/O 边缘，主要作用是把Switch ASIC芯片内部大量并行数据转换成高速串行数据发送出去，接收端再把高速串行数据还原成并行数据。因此一颗Switch ASIC 的总带宽可以简单理解为“SerDes通道数量×单通道有效速率”。Broadcom披露，Tomahawk 5 芯片配置了512路100G SerDes，而Tomahawk 6进一步采用200G SerDes，在相近I/O 规模下实现总交换容量再次翻倍。从行业接口标准看，OIF 目前正在推进CEI-224G 系列接口，并已经进一步启动CEI-448G项目，说明高速电I/O仍在继续向更高单通道速率演进。

SerDes 速率越高，高速电信号在PCB和封装中的传输难度越大。在更高速率下， PCB 介质损耗、导体损耗、连接器反射和串扰更加突出，较长链路需要依赖更加复杂的均衡和信号恢复才能够保持足够的信号完整性。根据 OIF 当前 CEI-224G 项目定义，面向 Die-to-Die 和 Die-to-Optical-Engine 的 XSR 接口目标距离仅约 50mm，而面向可插拔光模块的VSR需要支持约200mm Host PCB、约20mm模块内部链路和一个连接器；MR与LR则进一步延伸至约500mm和1000mm。OIF 在2026年进一步推进448G接口时，仍将调制、信噪比、FEC、通道损耗、可连接性等列为下一代高速电接口需要解决的关键问题。

1.1.3 可插拔架构面临损耗、功耗和密度瓶颈

Switch ASIC 到光模块之间有较长电连接，SerDes持续提速面临信号损耗瓶颈。 ➢ 一方面，信号频率越高，集肤效应越明显，铜走线的导体损耗随之增加。随着SerDes 速率提高，电信号中的高频分量增加，电流会更多集中在铜走线表面，实际参与导电的截面积减小、交流电阻上升。根据Analog Devices，导体的集肤深度随频率平方根下降，单位长度交流电阻则大致随频率平方根上升，因此高速信号通过相同长度的铜走线时集肤效应越明显，信号衰减也更明显。 ➢ 另一方面，ASIC封装、PCB走线、过孔和连接器等多段损耗沿链路累积，进一步推高通道插入损耗。在传统可插拔架构中，数据从Switch ASIC 输出后，需要依次经过ASIC封装、主板PCB、过孔和前面板连接器，再进入光模块完成电光转换。NVIDIA指出，这段高速电连接通常长约14-16英寸，更长的电连接会增加信号失真的风险。根据 Broadcom，随着 SerDes 速率由 53Gbps 提升至106Gbps和212Gbps，上述各环节产生的累计通道损耗明显增大，进一步压缩高速电信号的有效传输距离。因此，随着SerDes进一步提速，系统需要尽可能缩短Switch ASIC与光电转换位置之间的电连接。

较长电连接不仅直接增加电路动态功耗，还会通过提高补偿电路复杂度进一步提升系统功耗： ➢ 一方面，较长 PCB 走线会增加电互连的等效电容和负载，从而提高动态功耗。根据MIT数字集成电路分析与设计，数字电路动态功耗可以简化为：P= αCV2f，其中α是开关活动因子、C为等效负载电容、V为电压、f为开关频率；随着SerDes工作频率提高、传输距离延长带来的等效负载电容增加，电路驱动功耗相应上升。 ➢ 另一方面，高速信号通过较长电路传输后会产生衰减和失真，需要在发送端和接收端进行补偿和恢复。发送端和接收端需要利用均衡、时钟恢复及DSP 等方式重新恢复信号。NVIDIA披露，一颗1.6Tbps传统可插拔光模块功耗约为30W，其中DSP功耗占比超过一半。因此，电通道越长、速率越高，相应的信号调理复杂度和功耗压力也越大。 Switch ASIC 总带宽持续翻倍，前面板光模块端口密度和散热空间成为物理瓶颈。在可插拔架构下，光模块需要封装在金属壳体内，通过高速电连接器插入交换机前面板的插槽，并配置相应的散热结构，因此前面板能够容纳的端口数量有明确的物理上限。根据OSFP MSA，标准OSFP采用8条高速电通道，可以支持最高 1.6T 传输速率，1U面板最多支持约36个OSFP端口；OSFP MSA随后推出16通道的OSFP-XD，将面板带宽密度相对传统OSFP提高一倍。可插拔形态本身仍在不断通过提高单模块速率和增加通道数来延长生命周期，但当Switch ASIC总I/O 能力继续翻倍时，模块体积、连接器和散热所占空间仍将成为系统设计需要长期面对的约束。

1.2 光互联架构向封装级集成发展

1.2.1 光电转换位置逐步向Switch ASIC靠近

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